Samsung aloitti markkinoiden ensimmäisen 10 nm prosessilla valmistettavan järjestelmäpiirin tuotannon

18.10.2016 07:58 | Juha Kokkonen | 7

samsung-finfet-181016

Samsung on ilmoittanut eilen julkaisemassaan tiedotteessa aloittaneensa markkinoiden ensimmäisen 10 nanometrin prosessilla valmistetavan järjestelmäpiirin tuotannon. Piirin valmistuksessa hyödynnetään FinFET-tekniikkaa (10LPE). Yrityksen 14 nm:n järjestelmäpiireihin verrattuna uudessa piirissä käytetään edistynyttä 3D-transistorirakennetta, jonka kerrotaan mahdollistavan jopa 30 % suuremman pinta-alatehokkuuden, 27 % korkeamman suorituskyvyn sekä 40 % alhaisemman virrankulutuksen.

Ensimmäisen Samsungin 10 nm tekniikalla varustetun järjestelmäpiirin kerrotaan saapuvan markkinoille ensi vuoden alussa. Toisen sukupolven 10 nm tekniikalla (10LPP) valmistettavien piirien tuotannon arvioidaan alkavan ensi vuoden toisella puoliskolla.

Keskustelu

Jaahas, valmistusprosessilukujen inflaatio (tai oikastaan deflaatio jatkuu).

14nm->10nm pitäisi tarjota kaksinkertaista transistoritiheyttä muille kuin IO-transistoreille, mutta parannus onkin vain 30%.

Pikaisesti löytyi tällaisia lukuja jostain noista valmistusprosesseista:

Samsung/GF 14nm
Gate pitch: 80nm
Metal Pitch: 64nm

Samsung/GF 10nm: (VLSI 2014)
Gate Pitch: 64nm
Metal Pitch: 48nm

Eli tämän mukaan olisi sentään 1.33-kertainen parannus toisessa dimensiossa ja 1.25-kertainen toisessa, mistä voisi olettaa lähellä n. 1.67-kertaista transistoritiheyttä(molemmat rajoittaa yhtä paljon), mutta vähintään 1.56-kertaista(vähemmän parantunut rajoittaa). Mutta nyt tämän uutisen mukaan saatiin vain 30% parannus transistoritiheydessä. Mikä mättää?

hkultala

Jaahas, valmistusprosessilukujen inflaatio (tai oikastaan deflaatio jatkuu).

14nm->10nm pitäisi tarjota kaksinkertaista transistoritiheyttä muille kuin IO-transistoreille, mutta parannus onkin vain 30%.

Pikaisesti löytyi tällaisia lukuja jostain noista valmistusprosesseista:

Samsung/GF 14nm
Gate pitch: 80nm
Metal Pitch: 64nm

Samsung/GF 10nm: (VLSI 2014)
Gate Pitch: 64nm
Metal Pitch: 48nm

Eli tämän mukaan olisi sentään 1.33-kertainen parannus toisessa dimensiossa ja 1.25-kertainen toisessa, mistä voisi olettaa lähellä n. 1.67-kertaista transistoritiheyttä(molemmat rajoittaa yhtä paljon), mutta vähintään 1.56-kertaista(vähemmän parantunut rajoittaa). Mutta nyt tämän uutisen mukaan saatiin vain 30% parannus transistoritiheydessä. Mikä mättää?

Ymmärsin tiedotteen pohjalta, että tuo 30 % parannus koskisi tuota 3D-transistoritekniikkaa, ei viivanleveyden pienenemistä. Voin toki olla väärässäkin.

Juha Kokkonen

Ymmärsin tiedotteen pohjalta, että tuo 30 % parannus koskisi tuota 3D-transistoritekniikkaa, ei viivanleveyden pienenemistä. Voin toki olla väärässäkin.

aiempi "14nm":hän oli jo ennestään finfet eli 3d-transistorit.

http://www.eetimes.com/document.asp?doc_id=1328866 <– hmm, tuon mukaan sram-solu olisi 38% pienempi eli SRAMilla transistoritiheys olisi 1.61-kertainen. Eli aika lailla sen verran mitä voisi dimensioiden perusteella päätellä.

Mitähän tuo 30% sitten tuossa tarkoitti..

Jos tuo 30% tulisi "lisäbonusta" niin sitten sen tihyden pitäisi kasvaa 30% enemmän kuin mitä dimensioista skaalaamalla saadaan, eli n. 2.1-kertaiseksi, mutta se ei myöskään selvästi ole pelkkä kokonaisskaalautuminen kuten aluksi luulin koska toisesta lähteestä lähtyi tuo 38% pienennys(1.61-kertainen tiheysparannus)

hkultala

Jaahas, valmistusprosessilukujen inflaatio (tai oikastaan deflaatio jatkuu).

14nm->10nm pitäisi tarjota kaksinkertaista transistoritiheyttä muille kuin IO-transistoreille, mutta parannus onkin vain 30%.

Mikä mättää?

Luulen että kyse on siitä että linjat ei tarpeeksi suorina, vaan tekniikan pienentyessä epätasasuudet määrää yhä enemmän, joten aaltoilun vuoksi turvaväli on oltava suurempi kuin tekniikalla pystyisi tekemään.

antilope

Luulen että kyse on siitä että linjat ei tarpeeksi suorina, vaan tekniikan pienentyessä epätasasuudet määrää yhä enemmän, joten aaltoilun vuoksi turvaväli on oltava suurempi kuin tekniikalla pystyisi tekemään.

Ei, tuo metal pitch on nimenomaan kahden johdon väli, ei johdon paksuus, ja se sisältää jo kaikki "turvamarginaalit"

Kuinkahan paljon lämmön haihduttamisella on vaikutusta kuinka paljon todellisuudessa piirien pinta-alaa pystytään pienentämään? Toinen ongelma on läpilyönnit jos eristettä yritetään ohentaa liikaa.

Muropaketin uusimmat